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应届生如何备战DV岗位的面试

DV不被学生重视的原因

Design Verification自古以来就是一个不被重视的岗位。

学校不够重视。不管是大学本科还是研究生阶段,都没有验证的课程。学校一般更关注基础的或前沿的器件、优化各种算法、复杂的CPU和SOC设计等。验证语言和验证方法学似乎不是半导体或微电子的核心内容。

学生不够重视。由于学校很少有流片的机会,一般都是利用FPGA来实现,如果发现错误,几分钟或者几小时就可以改正,没有试错成本。因此,很多学生写完代码后,不做仿真验证,直接烧进FPGA再观测结果。这就造成了验证是可有可无的思维。

学生总是想要干一翻大事业,要么设计CPU、GPU、SOC,要么USB、蓝牙、WIFI也行。似乎觉得自己赶超美帝、为国争光就差投资人了。让我做验证?鬼才去。

但有几个学生比较务实,听说验证工资比较高,想要好好学学SystemVerilog和UVM。经过一个月努力还是没能入门,最终放弃了。

企业对DV需求大的原因

近几年企业对验证的需求很大。有几个原因, 一是数字电路规模不断扩大,逻辑越来越复杂。 二是,由多个团队协同设计,更容易发生管理的疏忽、或者表达沟通的不一致。 三是,大量IP是购买或者委外设计的,设计任务减轻了,但需要更多的精力来double check。 四是,工艺越来越先进使得流片(试错)成本越来越大高,很可能一个bug两千万就打水漂了,几个bug公司就倒闭关门了。

需求多,人才少,工资自然就高。

备战DV的第一步

先来思考几个问题: 为什么要验证? 什么时候开始验证? 验证到底要验什么? 什么时候验证结束? 有哪些手段和工具可以帮助加快验证?

不思考这些问题,你将不知道从何下手,只能听人安排。

从验证的发展史上看,开始是vhdl为主,后来用C / C++,后来SystemC / SystemVerilog / E,再后来OVM / Vera,到现在最流行的UVM。不管验证语言怎么变,验证的本质没有变。

这一步是验证的根本,也是最为重要的一步。

备战DV的第二步

用最熟悉语言,Verilog或者VHDL,写验证环境,完成验证工作。这是学生最容易实现的。比如,写一个加法器的验证环境,也可以写一个I2C或者UART的验证环境。写的时候要思考“备战DV的第一步”中的五个问题。

如此,把你的练手设计、课程设计、毕业设计的代码拿出来,用Verilog写验证环境。不要总说,缺少实践机会,其实机会就在你眼前。

备战DV的第三步

尝试优化“备战DV的第二步”中的环境。

重点考虑这几个问题: 验证的完备性,也就是覆盖率; 验证环境的可复用性; 验证环境的自动化。

其实做完这一步,你经过可以通过一般公司的DV的技术面试。

备战DV的第四步

如果需要进一步提升自己的优势,学习SystemVerilog必不可少。那SystemVerilog怎么学?

把你第三步的验证环境拿出来,进行改造。加进interface、class、randomization等sv的语法,进一步提升验证环境的重用性(可配置)、覆盖率。

我们再来聊聊一个加分技能——UVM(通用验证方法学)。

首先了解UVM的架构和思想。

然后,练习。练习不是找一个现成的很大的例子来研究。我的建议是根据需求逐渐加入UVM的各种特性。

比如,先实现一个只有简单的发激励的。test_top -> agent ->Driver -> i/f -> dut -> 手动看波形

然后再增加monitor,监控dut的输出,代替手动看波形,直接在log里打印dut的响应。在手动确认dut的响应是否正确。

再增加一个自动对比的功能,把monitor的结果与期望值自动对比,在log里打印pass或fail。

学完这一步,你已经可以轻松面试任何一家公司的DV的职位了。

备战DV的第五步

那还有什么会影响面试结果呢? 掌握知识的深度, 知识面的广度, 思维的有序、敏捷。

深度是对已有知识的思考,要知其然并知其所以然。

广度是认知的范围,需要关注行业、特别是验证技术的发展。学生可以从各种新闻资讯、EDA公司推出的新产品、DVCon/DAC行业会议,等方面慢慢积累。

思维有序和敏捷为什么显得重要?如果在描述自己做过的项目时,经常说出一些自相矛盾的话,或者描述顺序前后混乱,自然印象会大打折扣。那么对于学生,首先要熟悉自己做过的事情。只说知道的,把知道描述详细。不知道的就是不知道,容易讲错。

总结

如果你做到了上面的五步,仍然没有能通过面试。要么竞争对手也做了这五步,要么就是八字不合、没缘分。

谋事在人,成事在天。机会总是留给有准备的人。

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